Christian Schulz-Hanke

• BCH Codes mit kombinierter Korrektur und Erkennung In dieser Arbeit wird auf Grundlage des BCH Codes untersucht, wie eine Fehlerkorrektur mit einer Erkennung höherer Fehleranzahlen kombiniert werden kann. Mit dem Verfahren der 1-Bit Korrektur mit zusätzlicher Erkennung höherer Fehler wurde ein Ansatz entwickelt, welcher die Erkennung zusätzlicher Fehler durch das parallele Lösen einfacher Gleichungen der Form s_x = s_1^x durchführt. Die Anzahl dieser Gleichungen ist linear zu der Anzahl der zu überprüfenden höheren Fehler. In dieser Arbeit wurde zusätzlich für bis zu 4-Bit Korrekturen mit zusätzlicher Erkennung höherer Fehler ein weiterer allgemeiner Ansatz vorgestellt. Dabei werden parallel für alle korrigierbaren Fehleranzahlen spekulative Fehlerkorrekturen durchgeführt. Aus den bestimmten Fehlerstellen werden spekulative Syndromkomponenten erzeugt, durch welche die Fehlerstellen bestätigt und höhere erkennbare Fehleranzahlen ausgeschlossen werden können. Die vorgestellten Ansätze unterscheiden sich von dem in entwickelten Ansatz,BCH Codes mit kombinierter Korrektur und Erkennung In dieser Arbeit wird auf Grundlage des BCH Codes untersucht, wie eine Fehlerkorrektur mit einer Erkennung höherer Fehleranzahlen kombiniert werden kann. Mit dem Verfahren der 1-Bit Korrektur mit zusätzlicher Erkennung höherer Fehler wurde ein Ansatz entwickelt, welcher die Erkennung zusätzlicher Fehler durch das parallele Lösen einfacher Gleichungen der Form s_x = s_1^x durchführt. Die Anzahl dieser Gleichungen ist linear zu der Anzahl der zu überprüfenden höheren Fehler. In dieser Arbeit wurde zusätzlich für bis zu 4-Bit Korrekturen mit zusätzlicher Erkennung höherer Fehler ein weiterer allgemeiner Ansatz vorgestellt. Dabei werden parallel für alle korrigierbaren Fehleranzahlen spekulative Fehlerkorrekturen durchgeführt. Aus den bestimmten Fehlerstellen werden spekulative Syndromkomponenten erzeugt, durch welche die Fehlerstellen bestätigt und höhere erkennbare Fehleranzahlen ausgeschlossen werden können. Die vorgestellten Ansätze unterscheiden sich von dem in entwickelten Ansatz, bei welchem die Anzahl der Fehlerstellen durch die Berechnung von Determinanten in absteigender Reihenfolge berechnet wird, bis die erste Determinante 0 bildet. Bei dem bekannten Verfahren ist durch die Berechnung der Determinanten eine faktorielle Anzahl an Berechnungen in Relation zu der Anzahl zu überprüfender Fehler durchzuführen. Im Vergleich zu dem bekannten sequentiellen Verfahrens nach Berlekamp Massey besitzen die Berechnungen im vorgestellten Ansatz simple Gleichungen und können parallel durchgeführt werden.Bei dem bekannten Verfahren zur parallelen Korrektur von 4-Bit Fehlern ist eine Gleichung vierten Grades im GF(2^m) zu lösen. Dies erfolgt, indem eine Hilfsgleichung dritten Grades und vier Gleichungen zweiten Grades parallel gelöst werden. In der vorliegenden Arbeit wurde gezeigt, dass sich eine Gleichung zweiten Grades einsparen lässt, wodurch sich eine Vereinfachung der Hardware bei einer parallelen Realisierung der 4-Bit Korrektur ergibt. Die erzielten Ergebnisse wurden durch umfangreiche Simulationen in Software und Hardwareimplementierungen überprüft.…
• Based on the BCH code, this thesis investigates how an BCH error correction approach can be combined with an additional detection of higher numbers of errors. With the method of 1-bit correction with additional detection of higher errors, an approach is developed that performs the additional detection of higher errors by solving simple equations of the form s_x = s_1^x in parallel. The number of these equations is in a linear relationship to the number of higher errors to be checked. In this thesis, a generalization for such an approach is presented for up to 4-bit correction with additional detection of higher errors. Therefore, a speculative error correction is carried out in parallel fashion for each correctable error count. For each of the generated speculative error positions, a speculative syndrome is generated, which can be used to confirm the error positions and exclude detectable errors of higher number. The presented approach differs from the approach developed in, in which the number of errors is determined by calculatingBased on the BCH code, this thesis investigates how an BCH error correction approach can be combined with an additional detection of higher numbers of errors. With the method of 1-bit correction with additional detection of higher errors, an approach is developed that performs the additional detection of higher errors by solving simple equations of the form s_x = s_1^x in parallel. The number of these equations is in a linear relationship to the number of higher errors to be checked. In this thesis, a generalization for such an approach is presented for up to 4-bit correction with additional detection of higher errors. Therefore, a speculative error correction is carried out in parallel fashion for each correctable error count. For each of the generated speculative error positions, a speculative syndrome is generated, which can be used to confirm the error positions and exclude detectable errors of higher number. The presented approach differs from the approach developed in, in which the number of errors is determined by calculating specific determinants in descending order until the first determinant is 0. In the well-known method, the calculation of the determinants involves performing a factorial number of calculations in relation to the number of errors to be checked. Compared to the well-known sequential method according to Berlekamp Massey, the calculations in the presented approach can be performed by solving simple equations and can be carried out in parallel. In the well-known method for parallel correction of 4-bit errors, an equation of fourth degree in the GF(2^m) has to be solved. This is done by solving a third-degree auxiliary equation and four second-degree equations in parallel. In the present thesis it was shown that a second-degree equation can be saved, resulting in a simplification of the hardware for a parallel realization of the 4-bit correction. The results obtained were verified by extensive simulations in software and hardware implementations.…